AMD의 큰 APU

"첫 번째 진지한 복제품은 다이 하나 위의 256비트 버스에 128기가바이트를 납땜한 거야. 핀이 4분의 1인 M 시리즈 Ultra, 절반인 Max로 읽으면 그 숫자들이 더는 놀랍지 않아."

벤더의 말로 본 Strix Halo

AMD의 Ryzen AI Max+ 395, 언론이 Strix Halo라 부르는 부품은 M1 Max의 규모로 지어진 첫 x86 칩이야. CPU, 큰 통합 GPU, NPU가 패키지 하나에서 256비트 버스 위의 128 GB 풀 하나를 나눠 써(M1의 다이어그램 자체는 다음 레슨의 인텔 Lunar Lake가 1년 먼저 노트북 크기로 베꼈어). AMD의 사양 페이지는 "256-bit LPDDR5x", "Max. Memory 128 GB", "LPDDR5x-8000", "Up to 50 TOPS"의 NPU, 120까지 설정 가능한 "Default TDP 55W"를 적어. 대역폭은 앞의 숫자 셋에서 따라 나와. 256비트 × 8,000 MT/s ÷ 8은 256 GB/s고, AMD가 "doubles the bandwidth to"라고 말하는 그 값이야. M4 Pro의 273(같은 256비트 버스, LPDDR5X-8533)에 조금 못 미치고, M3 Max의 400의 3분의 2 아래, M3 Ultra의 819의 3분의 1 아래야. 그런데 그 둘은 LPDDR5-6400이라 AMD보다 핀이 느려. 큰 맥들에 대한 차이는 메모리 기술이 아니라 버스야. Max의 512와 Ultra의 1,024에 대한 256비트. M4 Pro에 대해선 말할 차이가 없고. 버스 폭이 이 트랙의 이야기야.

OEM의 말로 본, 왜 납땜인가

이 칩 위에 지어진 첫 소형 컴퓨터 Framework Desktop은 특이한 설명과 함께 발표됐어. 창업자가 AMD 엔지니어들이 말해 준 걸 전하며: "fanning out that giant 256-bit memory bus requires the LPDDR5x to be soldered". 소켓 배치는 "not possible without massively downclocking the memory". 업계의 반대편에서 본 메모리 트랙의 논증이야. 모듈러 PC에서 메모리를 모듈에 올린 첫 회사가 모듈러로 유지하려 했고 못 했어. 8,000 MT/s의 256비트 버스에서 신호 무결성이 커넥터를 못 견디니까. 그리고 애플의 버스는 Max에서 두 배, Ultra에서 네 배 넓어. 풀의 모양이 패키지의 모양을 강제해. AMD는 같은 물리로 애플의 결론에 닿았고, 파트너를 통해 그렇게 말했어.

풀이 주소 지정할 수 있는 것, 그리고 후속작

윈도우에서 AMD의 "Variable Graphics Memory"는 사용자가 "reallocate a % of the system RAM to integrated graphics"하게 해. "total graphics memory size of 112GB"를 위한 "96GB VGM"까지. 리눅스에선 AMD 개발자들이 할당자 한도를 "120GB per node"로 올리는 걸 서술해. GPU 트랙의 요청자 규율 손잡이들이 OS 권장 대신 설정으로 노출된 거야. 맥의 권장 작업 집합이 푸는 같은 문제를 손으로 푼 것. 언론이 Gorgon Halo라 부르는 2026년 리프레시는 상한을 192 GB로, VRAM으로 주소 지정 가능한 몫을 160 GB까지 올리고 버스는 같아. AMD는 그 플래그십을 3,000억 파라미터 모델을 로컬로 돌릴 수 있는 첫 x86 클라이언트 부품이라고 서술해. 256 GB/s에서, 물리 트랙이 한 줄로 계산할 수 있는 상한. 밀집이면 실험실의 가중치당 4.7비트로 300B는 토큰당 175 GB쯤이니 초당 1.5토큰쯤. 혼합 모델은 훨씬 적게 읽고 훨씬 빨리 돌아. 그게 전문가 레슨이고, 마케팅 문장이 혼합 모델을 고른 이유야. 복제품은 진짜고, 자기 물리에 정직하고, Ultra 폭의 4분의 1이야. 다음 레슨은 시도했다가 물러선 벤더야.

Code

copies.py — M1 이후의 모든 PC급 풀, 버스 폭과 속도에서 대역폭을 다시 계산·python

#!/usr/bin/env python3
"""Everyone converges on unified memory. Every PC-class pool announced since the M1,
with the two numbers that decide a pool: bus width x transfer rate = bandwidth, and
the maximum memory the vendor will sell. Vendor figures where stated; bandwidth is
also recomputed from width x rate / 8 so a spec-sheet number can be checked."""
pools = [  # name, year, bus bits, MT/s, vendor GB/s (or None), max GB, source
    ("Apple M1",                         2020, 128,  4266, None, 16,  "derived: Apple published no M1 bandwidth figure"),
    ("Apple M3 Ultra",                   2025, 1024, 6400, 819,  512, "Apple: 819GB/s"),
    ("Apple M5 Max",                     2026, 512,  9600, 614,  128, "Apple: 614GB/s"),
    ("Apple M5 Ultra",                   2026, 1024, 9600, 1229, 512, "Apple: 1.2TB/s"),
    ("AMD Ryzen AI Max+ 395 (Strix Halo)", 2025, 256, 8000, 256, 128, "AMD: 256-bit LPDDR5x-8000, 128 GB"),
    ("AMD Ryzen AI Max 400 (Gorgon Halo)", 2026, 256, 8000, 256, 192, "press: 192 GB, up to 160 GB as VRAM"),
    ("Intel Core Ultra 200V (Lunar Lake)", 2024, 128, 8533, None, 32, "Intel: memory on package, LPDDR5x-8533, up to 32 GB"),
    ("Qualcomm Snapdragon X Elite",      2024, 128,  8448, 135,  64,  "Qualcomm brief: 135 GB/s, up to 64 GB"),
    ("Qualcomm Snapdragon X2 Elite Extreme", 2026, 192, 9523, 228, 128, "Qualcomm brief: 228 GB/s, 128+ GB"),
    ("NVIDIA GB10 (DGX Spark)",          2025, 256,  8533, 273,  128, "NVIDIA: 273 GB/s, 128 GB"),
    ("NVIDIA RTX Spark (N1X)",           2026, 256,  8533, None, 128, "press: 128 GB unified LPDDR5X, NVLink-C2C; bus width ASSUMED equal to GB10"),
]
print(f"{'pool':40} {'year':>4} {'bus':>5} {'MT/s':>5} {'width x rate':>12} {'vendor':>7} {'max GB':>6} {'27B ceiling':>11}")
for name, yr, bits, mts, vendor, gb, src in pools:
    calc = bits * mts / 8 / 1000
    bw = vendor if vendor else calc
    ceil = f"{bw/14.42:11.0f}" if gb >= 20 else f"{'no fit':>11}"
    print(f"{name:40} {yr:4d} {bits:5d} {mts:5d} {calc:12.0f} {(vendor if vendor else '—'):>7} {gb:6d} {ceil}")
print("\nwidth x rate / 8 reproduces every stated figure within a per cent; against the Max and Ultra the copies differ by bus width and die count, not memory technology; against the M4 Pro they are the same 256-bit bus.")

# pool                                     year   bus  MT/s width x rate  vendor max GB 27B ceiling
# Apple M1                                 2020   128  4266           68       -     16      no fit   (derived; Apple published no figure)
# Apple M3 Ultra                           2025  1024  6400          819     819    512          57
# Apple M5 Max                             2026   512  9600          614     614    128          43
# Apple M5 Ultra                           2026  1024  9600         1229    1229    512          85
# AMD Ryzen AI Max+ 395 (Strix Halo)       2025   256  8000          256     256    128          18
# AMD Ryzen AI Max 400 (Gorgon Halo)       2026   256  8000          256     256    192          18   (rate assumed equal to Strix Halo; press)
# Intel Core Ultra 200V (Lunar Lake)       2024   128  8533          137       -     32           9
# Qualcomm Snapdragon X Elite              2024   128  8448          135     135     64           9
# Qualcomm Snapdragon X2 Elite Extreme     2026   192  9523          229     228    128          16
# NVIDIA GB10 (DGX Spark)                  2025   256  8533          273     273    128          19
# NVIDIA RTX Spark (N1X)                   2026   256  8533          273       -    128          19   (press; bus width assumed = GB10)

Exercise

copies.py를 돌리고 스펙 시트를 찾을 수 있는 풀 하나를 더해. 'unified' 메모리로 팔리는 어떤 노트북이나 미니 PC든. 벤더의 숫자를 찾기 전에 폭과 속도에서 대역폭을 계산하고, 그다음 비교해. 27B 상한과 함께 둘 다 카드에 적어.

Hint

폭 × 속도 ÷ 8이 벤더 수치를 몇 퍼센트 넘게 빗나가면, 시트가 그 SKU에 실제로 실린 것과 다른 버스 폭을 인용하고 있거나(Extreme이 192인데 퀄컴의 하위 X2 SKU들은 128비트) 다른 메모리 종류인 거야. 불일치가 발견이야.

벤더의 말로 본 Strix Halo

OEM의 말로 본, 왜 납땜인가

풀이 주소 지정할 수 있는 것, 그리고 후속작

Code

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Progress

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